文︱ED SPERLING

来源︱Semiconductor Engineering

编译︱编辑部

高芯片价值和3D封装逐渐改变了测试执行地点和方式，收紧了可靠性设计，并加速了工具从实验室到晶圆厂的转移。

异构集成和更多特定于区域的设计正给芯片制造商带来一系列阻碍，颠覆了经过验证的晶圆厂工艺制程和方法，延长了制造芯片所需的时间，并最终增加了成本。与过去不同，当每个新节点包括经过严格设计且经过验证的工艺制程时，晶圆厂和组装厂如今必须权衡各种工艺选项。这些选项会影响他们服务哪些市场，购买什么设备，以及与谁合作。

测试、检验和计量供应商都被要求做得更多，而且做得更快。但是，随着设计变得越来越复杂，各种终端市场可靠性问题与日俱增，各个流程中都面临着巨大的挑战。某些情况下需要更多的测试和检查点。另外一些情况下，不同的技术应该在哪个阶段部署并非总是清晰明了的。例如，从封装类型看，探头可能无法接触异构设计的所有部分。

“这曾是[芯片制造]前端的所有价值所在，”PDF Solutions首席执行官John Kibarian表示。“你会进行晶圆分选，然后封装良率99%，最终测试良率99%，至此完成测试。现在，在封装步骤中增加了很多附加值，因为许多其他组件集成在一起，包括在许多情况下一些非常有价值的组件，并且有更多的测试插入点（最终测试、老化后、系统级测试），晶圆分选处于流程的中间。过去，晶圆分选只是‘通过/未通过’，但现在这些信息在下流流程中很有价值。”

业界逐渐意识到一个封装中多个芯片的集体价值，以及一个坏芯片或互连可以将有价值的模块变成废品。这种意识正在渗透到制造流程的各个方面。随着整个模块或芯片的价值上升，确保每个组件和工艺功能的需求也随之增加。”

“我们看到探头高质量测试的重要性，”Teradyne精密电源和模拟总经理Seth Prentice表示。“如果模块中有一个设备发生故障，您的良率在最终测试中会下降，并且成本将会增加很多。多个芯片、一个带加速器的处理器、DC-DC……任何故障都会引起很大影响。”

然而，预防故障发生变得越来越困难。芯片制造商强调区域和区域内的差异化，这导致生产运行规模较小。此外，几乎普遍存在对更快上市时间的需求，不断压缩着微调制造和组装流程的时间。事实上，Chiplet背后的关键驱动因素之一是能够使用预先验证和预测试的组件，同时这些组件使用了经过验证的互连策略，从而可以更严格地控制良率。但是，在大多数芯片制造商能从菜单中挑选Chiplet，并知道系统将按预期工作之前，半导体行业还有很长的路要走。与此同时，芯片制造商必须努力应对各种技术和业务转变，以及相互冲突的需求。

这增加了在流程早期解决问题的压力。“在产品投入生产之前，从研发层面和试验线方面解决所有问题的压力越来越大，”Bruker总监兼业务经理Hector Lara表示。“晶圆厂不希望生产成本过于高昂，然后尝试将测试成本从7%降低到2%。一旦投入生产，他们希望已经达到[总制造成本]的2%。这是一个巨大的挑战。因为与此同时，他们正试图提高可靠性。因此，研发团队的压力更大，试点生产线也更长一些。”

“在研发或良率斜坡阶段，多层采样的早期采用提供了早期学习，以减少新的和反复出现的缺陷机制，”KLA过程控制解决方案总监Andrew Cross认为。“随着EUV单曝光图案化的日益普及以及BEOL层EUV多图案化方法的引入，具有完全晶圆覆盖的高灵敏度检测对于捕获关键类型和尺寸的缺陷至关重要，同时提供解决具有挑战性的工艺问题所需的芯片和晶圆级特征信息。”

这在多个层面上都是一个不平凡的挑战。在先进节点设计中，电介质和金属变得越来越薄，以及新材料，如钌和钴片上或封装中的铑，这都可能会影响检测方法。尺寸的缩小和新的应用也使得很难确定由工艺变化引起的偏差是否会成为真正的缺陷（即导致设备故障），或者是否会在其整个预期生命周期中保持潜伏。对于汽车应用中的逻辑芯片来说，这尤其令人担忧，因为在非常不同的环境条件下，可以使用相同的设计。

在检测方面，反射率可能因材料和不同组件的不同高度而有很大差异。“排列的数量令人难以置信，”CyberOptics首席执行官Subodh Kulkarni表示。“这不仅仅是层数，也是正在引入的无源元件。中介层则是另一种特征。每个芯片组件都是混合搭配在一起的，每家公司似乎都自成体系，他们甚至有自己的术语。”

这种情况的结果就是测试步骤的增多，但并不总是以相同的顺序或同时进行。“如果你回到三年前，凸点公司或中介层公司当时并没有真正考虑过检测，”Kulkarni指出。“他们正在寻找可能出错的地方。现在，他们说什么都不会出错，并开始看到在更接近流程步骤的地方进行更多定期检查的价值，然后作为最终验证。因此，还有更多的步骤，当然还有每个步骤衍生出的更多工作量。”

提高生产速率

在先进的芯片和封装中，不同部门相互冲突的目标是显而易见的。对降低成本、简化设计和提高可靠性等方面的需求，为产业发展提供了源源不断的驱动力。与此同时，芯片设计逐渐朝着定制化方向发展，芯片架构变得越来越复杂，全部潜在缺陷变得越来越难以捕获。

显而易见，在5G芯片方面，测试变得越来越困难。“测试已经非常复杂，异构集成绝对不会让它变得更容易，”在Advantest高级业务开发经理Adrian Kwan看来。“进行复杂SCAN测试所需的时间逐渐延长，这给整个行业带来了挑战。如何通过缩短测试时间来降低成本，同时仍提供足够的测试覆盖率，成了业界亟需解决的难题。业界正在寻求解决方案，但如今的测试时间仍然比以前延长了3倍。因此，我们正在努力改进这一过程，如何对其进行测试，我们正在探索创造性的方法来实现这一点。”

当公司致力于在理想位置设置增值测试步骤，他们将会尽可能地增加并行化工作。“您需要更高密度的仪器，或更广泛的仪器组，因此您可以继续以相同水平的并行度，相同数量的设备进行测试，以继续提高经济效益。”Teradyne汽车测试高级产品经理Dennis Keough表示。

另一方面，在异构集成中，越来越重视对可靠性和组件集体价值，因此为那些因速度太慢而长期闲置的设备开辟了新的机会。例如，在X射线检测等技术中尤其明显，这些技术在生产中的使用相对较少。这类设备的主要驱动力是先进封装和3D-IC，因为一旦封装/模块密封，就没有其他方法可以窥视它。

“工程师想知道Si/ SiGe纳米片堆栈中每层的组成，”Bruker X射线业务副总裁兼总经理Paul Ryan表示。“随着我们深入到3nm，XRF填补了光学niche应用的真正挑战。这也有助于在更大区域上进行很多测量。我们没有被困在一个50μm的盒子里，这一直是一个问题。如果应用需要对单层或几层进行纯厚度测量，则光学器件倾向于这种方法。但是X射线可以添加其他信息，例如相变存储器堆栈中的应变状态。当X射线被广泛用于监测应变状态（在FET的源/漏极区域）时，有很多应变工程正在进行中。使用分级图层，您可以真正向下攫取，‘它是面内应力还是面外应力？放松吗？它是否完全紧张？’有大量的信息待获取。”

近二十年来，光刻始终是半导体进步的最大阻碍。EUV扫描仪的量产比预期晚了几个节点，但一线希望是，它迫使整个行业适应多图案化。随着EUV工具、高数值孔径EUV和多图案化的引入，光刻将不再是瓶颈，并不断扩展。以类似的方式，EUV光掩模使用逆光刻技术来允许曲线形状，大大提高了芯片印刷的密度和精度。

现在光刻挑战已经解决，至少正在得到解决，业界还必须更加关注一系列集成挑战，特别是确保充分利用Z轴的芯片可靠性。一些最先进的芯片类似于微型城市，具有柱子、不同高度的通孔、3D晶体管、无源器件以及各种不同尺寸的存储器和加速器，所有这些元件都密集地集成在一起。

更好的数据，更好的数据整合

许多这些问题的解决方案在于构建基础设施以更好地利用收集的数据。每个进程的每个插入点都会产生数据。通过计量图像迅速膨胀成TB的数据。虽然其中一些可以裁剪，例如使用机器学习来挖掘重要信息并丢弃其余部分，但其真正的价值在于集成数据并利用它来提高良率和可靠性。

“如果我对晶圆级测试或设计表征信息有所了解，我可能希望通过现场应用来了解发展趋势，”Synopsys营销和业务开发高级总监Steve Pateras表示。“同样，如果我获得了故障信息，例如信号路径退化和随时间推移增加的延迟，我希望能够将其与我的原始晶圆数据相关联，甚至将其反馈至设计流程。这绝对有向前和向后发送数据的需求。如果你是一家完全整合的公司，并且正在设计自己的芯片，那么今天的解决方案是行之有效的。对于其他公司，我们将不得不弄清楚如何共享其中一些数据。”

在这方面可以提供帮助的一件事是数据分层。“当人们谈论数据湖时，数据要么存在，要么不存在，”Onto Innovation软件产品管理总监Mike McIntyre认为。“但是，当带着有组织的数据存储库进入这个系统时，我们可以将这些数据相互叠加。换句话说，一般来说，在模具上的特定缺陷位置保持特定的缺陷类型具有一定的生命周期。我们不会删除这些数据，但会将其存档。我们将芯片或晶圆上有多少缺陷的信息层保存了更长的时间。然后你进一步将其向从芯片到晶圆到许多其他技术传播，然后数据通过其分层。今天，如果你看看半导体的供应链，仅仅制造仍然需要120到160天。当你添加电路板组装和电路板测试，然后将其放在服务器中时，在芯片从其制造流程开始到出货之前，你可能会说12到18个月。”

将数据组织到存储库中的一大优势是，存档信息在几年后仍可以检索，这在参与项目的公司被收购或破产的情况下尤其重要。但数据也会随着时间的推移而变化，用于组织数据的工具也是如此。“从Oracle 5数据库取出数据并将其放入Oracle 19数据库并非易事，”McIntyre指出。

DFT/DFY/DFD

所有这些变化和挑战也对流程产生了更深远的影响。几十年来，晶圆厂可以通过应用结构良好的设计规则来解决许多基本问题，例如违规布局或电源问题。这些规则依赖于以前的历史经验和大量的防护带。针对每个新的工艺节点，其设计规则越来越复杂，但在制造方面，由于最先进工艺节点的防护带会降低性能并增加功耗，生产中的问题越来越难以解决。

因此，晶圆厂不断将流程中的问题左移，甚至左移至向晶圆厂发送GDS II代码之前。因此，EDA工具需要更紧密地集成到流程中，以使其正常工作。但由于这些方法基本上已成为晶圆厂工艺的延伸，测试设计、良率设计以及数据一致性设计正面临着与制造相同的限制和挑战。这些都是所谓硅生命周期管理的重要元素（从初始架构到制造再到量产），需要在芯片制造之前了解不同工艺步骤的细微差别和设计。

这就要求设计团队留意过去从未解决过的全新问题。“我们已经广泛扩展了软件能力，包括诸如高级桥接邻域故障等，这些问题可能会在芯片制造中出现，但过去可能尚未被发现。”西门子EDA汽车IC测试解决方案经理Lee Harrison表示。“我们在制造测试方面有着广泛经验，但这只能确保这些设备尽可能无缺陷交付。然后，进入客户正在构建的任何设备中，进行系统测试和嵌入式分析。在系统测试中，我们有能力重新运行有限范围的制造测试。质量不如纯制造测试高，但已经相当不错了。因此，当芯片在系统输出中，客户能够发现更多制造缺陷。此外，通过嵌入式分析技术，可以查看从不良软件到网络安全攻击的所有内容，以及设备中发生的任何其他奇怪状况。”

未来发展趋势

尽管如此，业界对芯片或制造领域的需求日益提高，这对于半导体产业来说仅仅只是挑战的一部分。现阶段，先进工艺节点的芯片正广泛应用于汽车和无人机等对安全需求较高的领域。在数据中心等应用中，这些混合工艺节点的芯片将会封装集成在一起。任何情况下，市场对高可靠性的需求都在逐渐提高。无论终端应用如何，都可以预测芯片整个生命周期中的潜在故障。

晶圆厂和组装厂的每个工艺步骤都需要重新思考。“过去，在大多数情况下，测试工程师只关注stuck-at测试，这是一个非常本地化的问题，”proteanTecs产品营销高级总监Marc Hutner表示。“当前，我们可以从中获得一些警示和见解。随着越来越多的芯片集成在一起，逐渐开始看到各种各样全新的互连方式。当我们从芯片的一部分收集数据，并将其上升至芯片级别时，便可以从多个级别，甚至从先进封装的角度来看待这个问题。因此，这不仅仅是连接上的‘stuck-at’合格与否，而且可以了解互连的运行状况。如果路径上有微小凸点或凹坑，则可从中看到其对系统的影响。因此，如果过去在芯片出货之前没有从中看到互连状况，那么现在则可确定，必须要重点关注这一点。”

或者，简单来说，当你以每小时70英里的速度行驶，且路上有物体或行人时，你希望车辆能够及时响应并执行正确指令。这意味着，无论设计多么复杂，测试或检查多么困难，甚至无关乎车辆成本，车辆中的芯片都必须在制造商设定的参数范围内运行。